Un nuevo año, nuevas oportunidades

Los semiconductores siempre están en las noticias como el impulso para mayores capacidades en tamaños de paquete cada vez más reducidos. Con el anuncio de la entrada en producción de dispositivos de nodo de 3 nm, los desafíos siguen aumentando. TSMC ha iniciado una producción piloto de dispositivos de 3nm (Ref. 1). La reducción de tamaño está en el punto donde hay necesidad de nuevos diseños de transistores. La dirección parece estar pasando de FinFET a un diseño de FET Gate-All-Round. La figura 1 es de la referencia 2.

Obviamente, hay desafíos de fabricación. Uno de los diseños de FET de GAA propuestos se basa en nanoláminas de materials. Parece que algunos fabricantes introducirán el FET de nanoláminas a 3nm y otros a 2nm. (Se pueden encontrar más detalles sobre el desarrollo de los FET en la referencia 2).

La investigación en la Universidad de Tsinghua en Beijing, China, ha desarrollado un transistor con canales atómicamente adelgazados que tienen una longitud de puerta de 0,34 nm. (Ref. 3 y 4) Esto todavía está a años de las posibilidades de fabricación, si es que sucede. Se desarrollan múltiples tecnologías, pero se puede desarrollar un número muy limitado donde el proceso funcionaría en la fabricación en volumen. Sin embargo, este trabajo indica que existen posibilidades de reducción continua en el tamaño de los transistores.

Investigadores de Georgia Tech, la Universidad de Tianjin y la Universidad Kwansei Gakuin han demostrado una plataforma de nanoelectrónica basada en grafeno (Ref. 5). El proceso emplea litografía por haz de electrones para conectar los bordes a los dispositivos de carburo de silicio. Si el oxígeno puede conectarse al grafeno, se convierte en grafeno, que es un aislante.

Existen otras opciones para mejorar las capacidades de rendimiento de los dispositivos semiconductores. Los chiplets (Ref. 6) son pequeños elementos de un circuito que se pueden emplear en una gran variedad de dispositivos. Las ventajas de los chiplets incluyen la capacidad de coubicar procesadores con memoria inmediatamente adyacente. Esto scale back el tiempo que tarda una señal en moverse hacia o desde la memoria, lo que da como resultado un rendimiento mejorado. Pero, nada es sin desafíos. La referencia 7 cubre la necesidad de una integración heterogénea para crear paquetes de múltiples matrices. La ventaja de los troqueles/chips de área más pequeña proporciona la capacidad de aumentar los rendimientos debido a funciones de semiconductores individuales menos complejas.

Hay otra consideración al apilar chiplets. Un solo troquel de semiconductor está integrado en un paquete que disipa el calor para evitar que la temperatura del dispositivo se caliente demasiado. El apilamiento de uno o más chiplets elimina estas partes del circuito lejos de una sincronización de calor. La acumulación de calor afectará el rendimiento y podría tener un impacto adverso en la confiabilidad del dispositivo a largo plazo.

Todos los esfuerzos dentro de la industria de los semiconductores y los investigadores de todo el mundo están coordinados. En la década de 1990, se desarrolló la Hoja de ruta tecnológica internacional para semiconductores (ITRS) para brindar orientación a los investigadores para abordar las necesidades futuras que se requerirán para estar en producción durante los próximos 10 a 15 años. Esta hoja de ruta se actualizó anualmente. El comité de hoja de ruta reestructuró el formato de ITRS para abordar siete áreas tecnológicas diferentes. La hoja de ruta pasó a llamarse Hoja de ruta internacional para dispositivos y sistemas (IRDS) para abordar de manera más adecuada las necesidades del proceso completo. La responsabilidad del IRDS se trasladó del comité de la hoja de ruta al Instituto de Ingenieros Eléctricos y Electrónicos (IEEE). El enfoque del IRDS sigue siendo los requisitos para los próximos quince años de forma continua. Más detalles y la hoja de ruta están disponibles en la referencia 8.

Se avecinan cambios en la tecnología de semiconductores que mejorarán el rendimiento de los dispositivos y crearán nuevas oportunidades para innovar productos que requieren una mayor potencia informática.

Referencias:

Acerca de Walt

He estado involucrado en varios aspectos de la nanotecnología desde finales de la década de 1970. Mi interés en promover la nanoseguridad comenzó en 2006 y produjo un libro blanco en 2007 que explica los cuatro pilares de la nanoseguridad. Soy un futurista tecnológico y actualmente me enfoco en nanoelectrónica, nanomateriales de un solo dígito e impresión 3D a nanoescala. Mi experiencia incluye tres nuevas empresas, dos de las cuales fundé, 13 años en SEMATECH, donde period Senior Fellow del private técnico cuando me fui, y 12 años en Basic Electrical con nueve de ellos en private corporativo. tengo un doctorado de la Universidad de Texas en Austin, un MBA de la Universidad James Madison y una licenciatura en Física del Instituto de Tecnología de Illinois.

Categoría(s): Tecnología de semiconductores

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